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    电气测试服务

    ESD半导体产品的不良原因大部分都在于不同电位的两种物体相接触的瞬间电荷被移动的现象。人体通过多种方式取得电荷或失去电荷,一般通过摩擦电气成为Positive或Negative状态。下面将半导体装置实际会经历的多种状况做成模型化,可按每个试验水平将产品ESD耐性(sensitivity)分为几个等级。(分类)
    ESD 试验模型 - 1. 试验模型, 2. 机器模型, 3. CDM模型

    ESD摘要

    人体模型(HBM)

    该试验假设“半导体”与“人体”是经过多种方式取得电荷或失去电荷的两种物质。
    准备一个模仿人体特性的电路,向半导体施加ESD pulse。HBM分类水平为250 V ~ 8000 V。

    机器模型 (MM)

    该试验虚拟营造半导体生产工程中通过与设备或其他金属的摩擦,充电荷后再接触其他物质时发生的ESD现象。MM分类水平为50 V ~ 400 V。

    CDM模型

    是最接近于Field不良的试验。
    该试验利用向Package充电荷的方法。CDM分类水平为200 V ~ 1000 V。

    Human Body Model (HBM)
    人体模型 (HBM)
    Machine Model (MM)
    机器模型 (MM)
    Charged Device Model(CDM)
    CDM模型

    参考文献

    • JESD22 B110 “For Electrostatic Discharge Sensitivity Testing (HBM)”

    • AEC-Q100-002 “Human Body Model Electrostatic Discharge Test”

    • AEC Q101-001 “Human Body Model Electrostatic Discharge Test”

    • JESD22-A115 “Electrostatic Discharge (ESD) Sensitivity Testing Machine Model (MM)”

    • AEC-Q100-003 “Machine Model Electrostatic Discharge Test”

    • AEC-Q101-002 “Machine Model (MM) Electrostatic Discharge (ESD)Test”

    • JESD22-C101 “ Field-Induced Charged-Device Model Test Method for Electrostatic- Discharge-Withstand Thresholds of Microelectronic Components”

    • AEC-Q100-011 “Charged-Device Model (CDM) ) Electrostatic Discharge Test”

    • AEC-Q101-005 “Capacitive Discharge Model (CDM) Electrostatic Discharge Test”

    ESD试验机–MK2
    ESD试验机–MK2

     Latch-up是寄生Thyristor(如,parasitic silicon controlled rectifier或SCR)生成在电路内,在“Turn ON”状态下电流持续泄露的一种不良机制。按不同电路,因这样的不良机制可能释放大量电流,也有可能以EOS(Electrical Overstress)为由造成永久性的损伤。如同下图一样,将形成PNP型和NPN型晶体管的4层p-n-p-n结构成为SCR。SCR在正常状态维持“OFF”状态,但因异常电圧/异常电流,gate部分转换为“ON”,电流就流向一个方向(从阳极向阴极流)。若停留在holding level,电流会持续导通,将会降低产品特性。
    如下图一样以发动T1的emitter来流过电流,电流会向T2的base流过。结果,T2也流过电流,这点造成T1itter-base接合的forward bias,使T1向T2Base流过更多的电流。因此T1和T2在互相饱和(saturated)状态下形成循环(loop)结构。
    预防Latch-up的最重要方法为将设计本身做得完善些。最近有很多能够减少Latch-up的设计指导方针,大部分通过diode的适当放置都能减少Latch-up。当然将device做成不会超过绝对的额定电压也是个好方法。
    寄生thyristor引起latch-up。
    寄生thyristor引起latch-up。

    参考文献

    • JJESD22-78 “Latch-up”

    Latch-up试验机和试验插座基板
    Latch-up试验机和试验插座基板

    电气过载(EOS)是引起半导体故障的主要原因之一,向半导体装置和系统电路造成过度的电磁信号和过电流,导致严重后果。EOS(1微米秒以上)比ESD(大约几纳米秒左右)持续时间长,可能对半导体装置起到范围较广的损伤。

    Case study of failure analysis by EOS

    为分析EOS故障的事例研究

    EOS 认证试验

    当直接电路或电子配件对电涌(surge)引起影响时,对此可以设定一般的允许标准。该试验根据最终试验结果表明的每个试验PIN组合和对极性的最少保证水平,可以决定每个EOS电涌的IC允许程度。

    合成波形试验次数
    开路电压(OCV)短路电压(SCC)

    上升:1.2㎲ ± 20%
    持续时间:50㎲ ± 30%

    上升:8㎲ ± 20%
    持续时间:20㎲ ± 30%
    3 次

    EOS 脉冲规格 (IEC 61000-4-5)

    EOS 再现试验

    该试验为再现EOS造成的field不良,对优良标本有意施加因EOS而引起的field不良。之后与field不良装置互相比较,通过不良机制的分析可以改善产品对EOS的脆弱点。


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